`timescale 1ns / 1ns


////////////////////////////////////////////////////////////////////////////////

module tb_water_led;

	// Inputs
	reg i_clk;
	reg i_rst_n;

	// Outputs
	wire [2:0] o_led;

	// Instantiate the Unit Under Test (UUT)
	water_led uut (
		.i_clk(i_clk), 
		.i_rst_n(i_rst_n), 
		.o_led(o_led)
	);

	initial begin
		i_clk = 0;
		i_rst_n = 0;

		#100;
      i_rst_n = 1; 

	end
     always #10 i_clk = ~i_clk; 
endmodule

